Clock Half-Rate Tidak Terhubung Saat Berbagi Clock Diaktifkan

Jika Anda menghasilkan kontroler memori dengan Performa Tinggi Opsi Berbagi Clock Controller II dan Multiple Controller diaktifkan dalam SOPC Builder, clock half-rate tidak terhubung.

Masalah ini memengaruhi semua desain yang menggunakan performa tinggi arsitektur controller II dengan Multiple Controller Clock Opsi berbagi diaktifkan di SOPC Builder.

Bridge internal half-rate untuk kontroler PLL berbagi tidak berfungsi.

Untuk menghubungkan clock laju separuh, lakukan langkah-langkah berikut:

1. Edit kontroler PLL berbagi tingkat atas berkas untuk menyertakan port masukan clock half-rate seperti pada berikut Contoh:

Verilog HDL

module nama (sys_clk_in, sys_half_clk_in,soft_reset_n,input sys_clk_in; Input sys_half_clk_in;input soft_reset_n;.sys_clk_in(sys_clk_in), .sys_half_clk_in(sys_half_clk_in),.soft_reset_n(soft_reset_n),

VHDL

ENTITY name_master>variasi < ISPORT (sys_clk_in : IN STD_LOGIC; sys_half_clk_in : IN STD_LOGIC; soft_reset_n : IN STD_LOGIC;COMPONENT _controller_phyPORT (sys_clk_in : IN STD_LOGIC;sys_half_clk_in : IN STD_LOGIC; soft_reset_n : IN STD_LOGIC;sys_clk_in => sys_clk_in, sys_half_clk_in => sys_half_clk_in,aux_full_rate_clk => aux_full_rate_clk,

2. Edit berkas tingkat atas SOPC untuk menghubungkan kecepatan separuh clock dari sumber ke kontroler berbagi seperti berikut Contoh:

Verilog HDL

nama the_ (.soft_reset_n (clk_0_reset_n),.sys_half_clk_in ( name_master>variasi <_aux_half_rate_clk_out),.sys_clk_in (name_master>variasi <_phy_clk_out)

VHDL

component nama is port (-- inputs:signal soft_reset_n : IN STD_LOGIC; Sinyal sys_half_clk_in : IN STD_LOGIC;signal sys_clk_in : IN STD_LOGIC;the_ nama : port map(soft_reset_n => clk_0_reset_n,sys_half_clk_in name_master>variasi > out_clk_asi< <_aux_half_rate_clksys_clk_in => internal__phy_clk_out

Masalah ini akan diperbaiki di versi mendatang.