ID Artikel: 000085093 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/02/2015

Kapan IP Parallel Flash Loader (PFL) menegaskan sinyal flash_nreset?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Sinyal flash_nreset akan ditegaskan dalam salah satu kasus berikut:

(1) Perangkat dengan desain PFL diberdayakan atau dikonfigurasi.
(2) Sinyal input pfl_nreset dinyatakan.
(3) Ketika pemrogram Quartus® II digunakan untuk memprogram memori flash, jika PFL mengaktifkan mode pemrograman.

Jika Anda ingin menegaskan flash_nreset, setel ulang PFL menggunakan pfl_nreset.

Produk Terkait

Artikel ini berlaku untuk 12 produk

Stratix® V FPGA
Stratix® IV FPGA
Stratix® III FPGA
Intel® MAX® 10 FPGA
MAX® V CPLD
MAX® II CPLD
Cyclone® V FPGA dan SoC FPGA
FPGA Cyclone® IV
Cyclone® III FPGA
Intel® Arria® 10 FPGA dan SoC FPGA
Arria® V FPGA dan SoC FPGA
FPGA Arria® II

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.