ID Artikel: 000085313 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/06/2014

Clock keluaran apa yang harus saya hubungkan ke Intel FPGA IP PHY Asli saat menggunakan fPLL sebagai transiver TX PLL pada perangkat transiver Stratix® V, Arria® V, dan Cyclone® V?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Clock output yang digunakan untuk terhubung ke Intel® FPGA IP PHY Asli saat menggunakan fPLL sebagai transiver TX PLL pada perangkat transiver Stratix® V, Arria® V, dan Cyclone® V akan berbeda tergantung pada apakah rekonfigurasi ulang dinamis fPLL diaktifkan atau tidak.

Resolusi

Ketika rekonfigurasi ulang dinamis fPLL tidak diaktifkan, Anda harus menghubungkan port fPLL 'outclk_0' ke port 'ext_pll_clk' PHY Asli.

Ketika konfigurasi ulang dinamis fPLL diaktifkan, Anda harus terhubung ke port fPLL 'phout[0]' ke port 'ext_pll_clk' PHY Asli. Port 'phout' diaktifkan dengan memilih opsi "Aktifkan akses ke port output PLL DPA" pada tab "Pengaturan" editor parameter PLL.

Produk Terkait

Artikel ini berlaku untuk 9 produk

Stratix® V FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V GT FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.