ID Artikel: 000085343 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/05/2014

Mengapa instruksi Read Device Dummy Clock tidak dapat diandalkan saat menggunakan opsi QUAD dan DUAL I/O pada asmi paralel Intel® FPGA IP?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ketika input read_dummyclk dari INTEL® FPGA IP Paralel ASMI dinyatakan, IP melakukan pembacaan register kontrol nonvolatil dari perangkat konfigurasi EPCQ untuk menentukan jumlah siklus dummy yang diperlukan untuk operasi baca cepat.

    Karena masalah dengan IP, output FPGA tidak dinyatakan tiga kali selama operasi status baca pada saat perangkat EPCQ harus mengembalikan data.  Hal ini menyebabkan konflik pada sinyal DATA[3..0].  Konflik ini dapat berarti bahwa nilai yang salah dikembalikan.

    Resolusi

    Jangan gunakan opsi DUAL atau QUAD I/O yang tersedia pada Intel® FPGA IP ASMI Parallel.

    Masalah ini telah diselesaikan dalam perangkat lunak Quartus II versi 14.0 dan seterusnya®.

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.