ID Artikel: 000085363 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 04/06/2013

Apa saja pemetaan bit aktif dari rx_parallel_data PHY Asli dan bus tx_parallel_data ketika "Aktifkan antarmuka data yang disederhanakan" dinonaktifkan untuk perangkat transiver V, Arria V, dan Cyclone V Stratix?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Pemetaan bit aktif dari rx_parallel_data PHY Asli dan bus tx_parallel_data ketika "Aktifkan antarmuka data yang disederhanakan" dinonaktifkan untuk perangkat transiver V, Arria® V, dan Cyclone® V Stratix® terdaftar di panel pesan Transceiver Native PHY Megawizard™.

 

Produk Terkait

Artikel ini berlaku untuk 13 produk

Stratix® V GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V FPGA dan SoC FPGA
Arria® V GT FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.