ID Artikel: 000085379 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 31/12/2013

Galat (21087): Port input "CALCLK" harus didorong oleh sumber yang sama

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda akan melihat galat ini pada perangkat transiver Stratix® V, Arria® V, atau Cyclone® V jika Anda memiliki lebih dari satu pengontrol konfigurasi ulang dengan sumber clock yang berbeda untuk port mgmt_clk_clk jika mereka berbagi satu blok kalibrasi.

Jumlah blok kalibrasi bergantung pada perangkat.

Resolusi Untuk mengatasi masalah ini, gunakan mgmt_clk_clk umum.

Produk Terkait

Artikel ini berlaku untuk 7 produk

Stratix® V GX FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V GT FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.