ID Artikel: 000085582 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/08/2013

Apa itu Tskew untuk Stratix PLL yang Disempurnakan untuk output clock E yang berbeda dengan nilai penghitung yang sama?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Buku panduan Stratix versi 3.1, Sep 2004 menentukan /- 75 ps skew maksimum untuk PLL yang Disempurnakan menggunakan E yang berbeda keluaran clock dengan pengaturan penghitung yang sama. Nilai ini dapat ditentukan karena keluaran clock akan memiliki hubungan fase yang sama. Spesifikasi ini juga berlaku untuk clock output dengan pengganda integer yang sama (I.E. 100 MHz dan clock 200 MHz) karena mereka memiliki hubungan fase yang sama.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.