Anda mungkin mengalami masalah ini saat menggunakan komponen UART (Port Serial RS-232) dalam desain Qsys dengan perangkat lunak Quartus® II versi 11.0. Hal ini dapat mengakibatkan UART tidak menyinkronkan atau berkomunikasi dengan ujung lainnya.
Untuk mengatasi masalah ini, hitung divisor_constant yang benar, dengan membagi frekuensi clock input UART yang ditugaskan ke UART, oleh Baud rate (bps) yang ditetapkan, kemudian verifikasi nilai ini ditetapkan ke simulasi divor_constant dapat bervariasi di file _uart_0 Qsys yang dihasilkan. Jika perlu ubah nilai yang ditetapkan agar cocok dengan perhitungan Anda.
Misalnya, clock input ke Qsys UART adalah 83 MHz. Baud rate (bps) yang ditetapkan = 115200. Pembagi harus 83.000.000 / 115200 = 720. Saat memverifikasi nilai ini di file _uart_0 Anda menemukan baris kode berikut:
translate_on sintesis
read_comments_as_HDL sintesis
menetapkan divisor_constant = 434;
read_comments_as_HDL sintesis
Ubah divor_constant = 720 seperti yang ditunjukkan di bawah ini.
menetapkan divisor_constant = 720;
Masalah ini telah diperbaiki pada perangkat lunak Quartus II versi 11.0 SP1.