Karena masalah dalam versi perangkat lunak Quartus® II 10.0, 10.0 SP1, 10.1, dan 10.1 SP1, Anda mungkin melihat peringatan penting ini saat menerapkan megafungsi ALTLVDS_TX menggunakan mode PLL eksternal. Saat menggunakan mode PLL eksternal, Anda perlu menambahkan register di RTL Anda sebelum port tx_in, dan register tersebut harus di-clock dengan output PLL yang digunakan sebagai "paralel" atau "coreclk" berkecepatan lambat yang setara dengan kecepatan data yang dibagi oleh faktor serialisasi.
Masalah ini terjadi jika Anda mengaktifkan opsi Gunakan PLL eksternal pada halaman Umum Manajer Plug-in ALTLVDS_TX MegaWizard™ setelah Anda memilih baik tx_coreclock atau tx_inclock sebagai nilai untuk port input Register 'tx_in' menggunakan parameter pada halaman pengaturan Frekuensi/PLL . Karena masalah dalam perangkat lunak Quartus II, berkas variasi ALTLVDS_TX mungkin ditulis dengan salah sehingga clock kecepatan tinggi dari PLL terhubung ke register. Hal ini dapat melanggar jaringan clock Fmax untuk perangkat.
Untuk memverifikasi apakah desain Anda terpengaruh oleh masalah ini, buka berkas variasi, dan cari parameter berikut atau generik:
- HDL Verilog (di bagian defparam):
ALTLVDS_TX_component.registered_input - VHDL (pada bagian PETA GENERIK):
registered_input
Parameter yang benar harus OFF ketika menggunakan mode PLL eksternal. Nilai mungkin salah diatur ke TX_CORECLOCK atau TX_INCLOCK.
Untuk mengatasi masalah ini, ikuti langkah-langkah berikut:
- Buka varasi ALTLVDS_TX menggunakan Manajer Plug-In MegaWizard
- Pada halaman Umum , nonaktifkan opsi Gunakan PLL eksternal
- Pada halaman Pengaturan Frekuensi/PLL , nonaktifkan opsi Daftar port input 'tx_in' menggunakan
- Kembali ke halaman Umum , dan aktifkan kembali opsi Gunakan PLL eksternal
- Klik Selesai sehingga perubahan ini dibuat pada berkas variasi
Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus II versi 11.0.