Latensi Rendah 40-100 GbE IP Core Mengimplementasikan Spesifikasi Avalon-MM secara salah pada Kontrol dan Antarmuka Status

Kontrol inti dan antarmuka status IP Latensi Rendah 40-100 GbE memberikan akses ke register inti IP dan seharusnya diterapkan protokol slave antarmuka Avalon-MM. Namun, inti IP tidak tidak menerapkan protokol ini dengan benar. Secara khusus, keluaran status_waitrequest sinyal tidak mematuhi spesifikasi. Inti IP tidak tidak menghapus sinyal ini hingga setelah aplikasi menghapus status_read atau status_write memasukkan Sinyal.

Menurut spesifikasi protokol Avalon-MM, master (aplikasi) harus menahan sinyal permintaan baca atau tulis yang dinyatakan hingga slave menghapus sinyal waitrequest. Namun, dengan implementasi inti IP saat ini, inti IP akan keliru mengasumsikan beberapa permintaan jika master menegaskan permintaan baca atau tulis sinyal ketika sinyal sibuk ditegaskan.

Untuk informasi lebih lanjut tentang spesifikasi Avalon-MM, lihat untuk Avalon Spesifikasi Antarmuka.

Untuk mengatasi masalah ini, aplikasi harus mengeluarkan permintaan baca atau tulis baru (assert status_read atau status_write) hanya ketika status_waitrequest sinyal tidak dinyatakan, dan harus menahan status_read atau status_write memberi sinyal tinggi hanya untuk satu siklus clock.

Masalah ini diperbaiki pada versi 14.0 dari Latensi Rendah 40- serta fungsi 100-Gbps Ethernet MAC dan PHY MegaCore.