Saat menerapkan DDR dan DDR2 SDRAM High Performance Controller pada perangkat Cyclone® III dalam perangkat lunak Quartus® II versi 9.0SP2 dan sebelumnya, jika sinyal mem_clk (CK, CK#) ditempatkan secara salah, peringatan fitter dan Timequest atau peringatan kritis akan terlihat.
panduan Altera dalam bab Antarmuka Memori Eksternal Cyclone III yang saat ini dinyatakan :
Pin CK/CK# harus ditempatkan pada pin I/O diferensial dan tidak dapat ditempatkan pada baris atau kolom yang sama dengan pin DQ.
Untuk memenuhi panduan dan mencapai desain yang dibatasi dengan benar, mem_clk sinyal di perangkat Cyclone III harus ditempatkan pada pin yang memenuhi persyaratan berikut:
- Pasangan pin IO Diferensial (diidentifikasi sebagai DIFFIO dalam Pin Planner).
- Di bank yang sama atau di sisi yang sama dengan pin data. Anda dapat menggunakan salah satu sisi perangkat untuk antarmuka wraparound.
- Tidak boleh menggunakan pin PLL CLKOUT (diidentifikasi sebagai L dalam Pin Planner)
- Seperti yang terlihat di Tampilan Pin Planner Pad, mem_clk[0] tidak boleh berada di grup pad baris/kolom yang sama dengan pin DQ yang saling berhubungan.
Periksa desain Anda untuk memastikan tidak ada peringatan penting.
Tidak mematuhi aturan ini dapat mengakibatkan kegagalan untuk membatasi node input DDIO dengan benar dan waktu yang dekat. Selain itu, margin pengaturan waktu Read Capture dan Write yang dihitung oleh Time Quest mungkin tidak valid.
Diagram berikut menunjukkan contoh penetapan lokasi pin mem_clk salah dan benar:
Penugasan yang Salah
;
Penugasan yang Benar
