Saat melakukan cascading PLL di Altera® FPGAs, praktik terbaiknya adalah menggunakan pengaturan bandwidth rendah untuk PLL pertama dan pengaturan bandwidth tinggi untuk PLL hilir.
PLL pertama bertindak sebagai filter gangguan ketika dikonfigurasi sebagai bandwidth rendah dan sangat sedikit gangguan yang ditransfer ke PLL hilir. Menggunakan pengaturan bandwidth tinggi pada PLL hilir memungkinkannya untuk melacak gangguan dari PLL pertama. Pastikan tidak ada tumpang tindih dari rentang bandwidth kedua PLL. Rentang bandwidth untuk setiap parameterisasi PLL dalam proyek desain Anda ditampilkan dalam laporan kompilasi perangkat lunak Quartus® II.
Lihat masing-masing buku panduan rangkaian perangkat untuk melihat apakah cascading PLL didukung serta Fitur Manajemen Clock PLL di Altera FPGAs.