ID Artikel: 000085807 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Pengaturan bandwidth apa yang Altera rekomendasikan saat melakukan cascading PLL?

Lingkungan

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat melakukan cascading PLL di Altera® FPGAs, praktik terbaiknya adalah menggunakan pengaturan bandwidth rendah untuk PLL pertama dan pengaturan bandwidth tinggi untuk PLL hilir.

    PLL pertama bertindak sebagai filter gangguan ketika dikonfigurasi sebagai bandwidth rendah dan sangat sedikit gangguan yang ditransfer ke PLL hilir.  Menggunakan pengaturan bandwidth tinggi pada PLL hilir memungkinkannya untuk melacak gangguan dari PLL pertama.  Pastikan tidak ada tumpang tindih dari rentang bandwidth kedua PLL.  Rentang bandwidth untuk setiap parameterisasi PLL dalam proyek desain Anda ditampilkan dalam laporan kompilasi perangkat lunak Quartus® II.

    Lihat masing-masing buku panduan rangkaian perangkat untuk melihat apakah cascading PLL didukung serta Fitur Manajemen Clock PLL di Altera FPGAs.

     

    Produk Terkait

    Artikel ini berlaku untuk 14 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA
    Stratix® V FPGA
    Cyclone® V FPGA dan SoC FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA
    Arria® V FPGA dan SoC FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 GX FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SE SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.