ID Artikel: 000085808 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 29/10/2013

Bagaimana cara mengurangi denyut nadi kontroler UniPHY DDR3 avl_ready rendah pada antarmuka Avalon?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Tergantung pada jenis akses pada antarmuka Avalon® kontroler, Anda mungkin melihat avl_ready denyut nadi rendah dalam beberapa situasi di mana seharusnya tidak diharapkan. Hal ini terjadi karena cara kerja antarmuka Avalon.
    Resolusi Di bawah ini adalah beberapa saran yang dapat meningkatkan efisiensi antarmuka Avalon dengan meminimalkan avl_ready ber denyut rendah selama akses burst.
    1. Meningkatkan nilai parameter MegaWizard™ Command Queue Lookahead Depth. Kontroler menggunakan kebijakan halaman terbuka di mana kontroler mencoba membuka bank untuk menghindari pramuatan yang tidak perlu dan mengaktifkan siklus. Biasanya, memerlukan nilai Command Queue Lookahead Depth dari jumlah halaman untuk tetap terbuka secara bersamaan dan setidaknya 2 lagi untuk perintah baru yang memasuki kontroler. Perhatikan bahwa meningkatkan parameter ini akan menggunakan sumber daya logika yang lebih FPGA, dan penutupan waktu mungkin lebih menantang.
    2. Atur opsi latensi CAS tambahan parameter MegaWizard parameter -> Mode Register 1 -> Memory ke Nonaktif.
    3. Dalam berkas variasi tingkat atas DDR3 UniPHY controller\, temukan parameter MAX_PENDING_WR_CMD dan MAX_PENDING_RD_CMD. Ubah nilai ini menjadi 32 dan regenerasi kontroler DDR3.
    4. Jika menggunakan kontroler half rate dan Avalon akses burst ukuran 1, untuk meningkatkan efisiensi pengontrol, aktifkan opsi burst merge.

    Untuk informasi lebih lanjut tentang antarmuka Avalon, lihat Spesifikasi Antarmuka Avalon.

    Produk Terkait

    Artikel ini berlaku untuk 19 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Arria® II GZ FPGA
    Stratix® III FPGA
    Stratix® IV GX FPGA
    Stratix® IV GT FPGA
    Stratix® V E FPGA
    Stratix® IV E FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.