ID Artikel: 000085871 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 01/11/2017

Galat (129001): Port input CLK pada atom "ALTDDIO_OUT_component|auto_generated|ddio_outa[0]", yang merupakan twentynm_ddio_out primitif, tidak terhubung secara hukum dan/atau dikonfigurasi

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat galat ini saat mengompilasi desain yang berisi instantiasi rangkaian perangkat altddio_out atau altddio_in primitif yang menargetkan rangkaian perangkat Intel® Arria® 10, Intel Cyclone® 10 GX, atau Intel Stratix® 10.

     

     

    Resolusi

    Galat ini terjadi karena altddio_out dan altddio_in primitif tidak ditujukan untuk digunakan bersama rangkaian perangkat ini.

    Gunakan Altera GPIO IP Core alih-alih altddio_out dan altddio_in primitif untuk rangkaian perangkat Intel® Arria® 10, Intel Cyclone® 10 GX, atau Intel Stratix® 10.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA
    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.