ID Artikel: 000086042 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Apakah ada masalah yang diketahui dengan menggunakan PLL sudut dengan ALTLVDS di Stratix III, Stratix IV, HardCopy III, HardCopy IV, dan Arria II?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ketika ada satu atau beberapa PLL sudut yang digunakan untuk mendorong saluran pemancar dan/atau penerima LVDS, sinyal LOADEN ke LVDS SERDES mungkin salah terhubung dalam seed perangkat lunak Quartus® II tertentu. Hal ini menyebabkan SERDES mengalihkan pola data yang salah dan menyebabkan kesalahan data pada antarmuka LVDS. Masalah ini tidak akan terjadi jika hanya PLL pusat yang digunakan.

    Masalah ini hanya memengaruhi Stratix® III, Stratix IV (GX, GT, E), Arria® II (GX, GZ), HardCopy® III, dan hardCopy IV (GX, E). Keluarga perangkat lain tidak terpengaruh.  

    Untuk mengidentifikasi apakah PLL sudut atau tengah digunakan dalam desain Anda, Anda dapat melihat bagian "ringkasan PLL" pada laporan fitter perangkat lunak Quartus II dan merujuk ke jaringan Clock dan bab PLL di masing-masing buku panduan perangkat:

     

    Clock Network dan PLL di Perangkat Arria II (PDF)

     

    Clock Networks dan PLL di Perangkat Stratix III (PDF)

     

    Clock Network dan PLL di Perangkat Stratix IV (PDF)

     

    Clock Network dan PLL dalam Perangkat HardCopy III (PDF)

     

    Clock Networks dan PLL dalam Perangkat HardCopy IV (PDF)

     

    Jika desain ALTLVDS Anda menggunakan PLL sudut tetapi Anda tidak mengalami masalah kesalahan data LVDS dalam desain yang ada, ini menyiratkan perangkat lunak Quartus II telah memilih benih pas untuk kompilasi dan karenanya tidak diperlukan tindakan. Jika desain berfungsi, desain akan secara konsisten lulus di masa depan kecuali ada upaya kompilasi ulang sebelum perangkat lunak Quartus II versi 11.1. Untuk mengurangi potensi risiko terhadap desain ALTLVDS selama kompilasi ulang, Anda disarankan untuk menerapkan patch perangkat lunak saat Anda mengkompilasi ulang desain Anda di perangkat lunak Quartus II sebelum versi 11.1, atau mengkompilasi ulang desain Anda di perangkat lunak Quartus II versi 11.1 yang telah menerapkan perbaikan perangkat lunak.

    Resolusi

    Masalah ini dapat diperbaiki dengan menerapkan patch perangkat lunak di bawah ini dan mengkompilasi ulang desain. Jika Anda memerlukan patch perangkat lunak untuk versi perangkat lunak Quartus II sebelum 10.1, silakan hubungi mySupport untuk bantuan lebih lanjut.

    Untuk Quartus II versi 10.1:

    Untuk Quartus II versi 10.1SP1:

     Untuk Quartus II versi 11.0:

     Untuk Quartus II versi 11.0SP1:

    Masalah ini diperbaiki pada perangkat lunak Quartus II versi 11.1.

    Produk Terkait

    Artikel ini berlaku untuk 9 produk

    Stratix® III FPGA
    Stratix® IV GX FPGA
    Stratix® IV GT FPGA
    Stratix® IV E FPGA
    Arria® II GX FPGA
    Arria® II GZ FPGA
    Perangkat ASIC HardCopy™ III
    Perangkat ASIC HardCopy™ IV GX
    Perangkat ASIC HardCopy™ IV

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.