ID Artikel: 000086105 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/07/2017

Apakah mungkin untuk mengatur waktu jatuh SCL dan SDA dari kontroler HPS I2C secara independen?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka Memori Eksternal Intel® Arria® 10 FPGA IP
  • Antarmuka Memori Eksternal Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Kontroler HPS I2C mendukung fungsi SCL dan SDA yang dapat dikonfigurasi waktu gugur.

    Resolusi

    Tentang cara menerapkan konfigurasi di LINUX OS, lihat tautan: https://github.com/altera-opensource/linux-socfpga/commit/7d0429364bf0c0e69bf192362d85076e6ee9abd7.

    Desainer dapat mengonfigurasi parameter SCL dan SDA falling time dalam file dts, seperti:
     i2c-sda-falling-time-ns = ; /* ditambahkan dari boardinfo */
    i2c-scl-falling-time-ns = ; /* ditambahkan dari boardinfo */

    Informasi yang dapat dikonfigurasi SCL dan SDA yang dapat dikonfigurasi telah ditambahkan ke dalam Manual Referensi Teknis Sistem Prosesor Keras Intel Arria 10 .

    Produk Terkait

    Artikel ini berlaku untuk 7 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SE SoC FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA
    Intel® Arria® 10 SX SoC FPGA
    Intel® Stratix® 10 SX SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.