ID Artikel: 000086999 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/11/2011

Simulasi Gagal untuk Antarmuka Memori Eksternal UniPHY saat Menghasilkan VHDL untuk Desain menggunakan Pengurut berbasis Nios II

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Simulasi
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Untuk desain yang menggunakan pengurut berbasis Nios II, simulasi dapat gagal saat menghasilkan keluaran VHDL.

    Resolusi

    Solusi untuk masalah ini mengharuskan Anda mengubah secara manual berkas tertentu:

    1. Cari tiga berkas .vhd dengan nama file dimulai dengan string yang mirip dengan berikut: dut_dut_e0_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module di mana nama yang telah Anda tentukan untuk proyek Anda.
    2. Buka masing-masing dari tiga file dalam editor teks dan tambahkan dua baris berikut hingga permulaan setiap berkas:library altera_mf; use altera_mf.altera_mf_components.all;

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Perangkat yang Dapat Diprogram Intel®

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.