Dalam DDR2 dan DDR3 SDRAM Controller dengan UniPHY, Memilih VHDL Memberikan Verilog HDL IP Core

Jika Anda memilih VHDL di antarmuka MegaWizard dan menghasilkan kontroler SDRAM DDR2 atau DDR3 dengan inti IP UniPHY, yang dihasilkan inti ada dalam HDL Verilog.

Untuk menghasilkan inti IP VHDL, ikuti langkah-langkah berikut:

1. Dalam editor teks yang terbuka <Quartus Direktori II>\ip\altera\uniphy\lib\common_ddrx.tcl.
2. Cari string "LANGUAGE" yang muncul dalam kode berikut: append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. Ubah baris ini ke kode berikut:append param_str ",LANGUAGE=vhdl"
4. Lanjutkan mencari kemunculan string berikutnya "LANGUAGE" yang muncul dalam kode berikut:if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} { add_file /.v {SYNTHESIS SUBDIR} puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]" } else { add_file /.vhd {SYNTHESIS SUBDIR} puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }
5. Komentari baris if, baris lain, dan blok kode di bagian persyaratan sehingga kode di "else" block selalu melakukan eksekusi, mirip dengan kode berikut:# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} { # add_file /.v {SYNTHESIS SUBDIR} # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]" # } else { add_file /.vhd {SYNTHESIS SUBDIR} puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" # }
6. Gunakan antarmuka MegaWizard untuk menghasilkan berbasis UniPHY Inti IP.

Untuk menghasilkan inti IP HDL Verilog, kembalikan yang asli berkas common_ddrx.tcl .