338064 Masalah: Volume 1, Bab 9 Mitigasi SEU untuk Perangkat Stratix® V, Versi 2015.06.12
Pada halaman 9-9, bagian Pengaturan Waktu menyatakan sebagai berikut:
Pin CRC_ERROR selalu didorong rendah selama perhitungan CRC untuk minimum 32 siklus clock. Ketika terjadi galat, pin didorong tinggi setelah EMR diperbarui atau 32 siklus clock telah dilepas, mana yang terakhir. Oleh karena itu, Anda dapat mulai mengambil konten EMR di tepi pin CRC_ERROR yang meningkat. Pin tetap tinggi hingga bingkai saat ini dibaca dan kemudian didorong rendah lagi untuk minimum 32 siklus clock.
Tetapi ini salah. Seharusnya dinyatakan sebagai berikut:
Pin CRC_ERROR selalu didorong rendah selama perhitungan CRC. Ketika terjadi galat, blok keras EDCRC memerlukan 32 siklus clock untuk memperbarui EMR, pin didorong tinggi setelah EMR diperbarui. Oleh karena itu, Anda dapat mulai mengambil konten EMR di tepi pin CRC_ERROR yang meningkat. Pin tetap tinggi hingga bingkai saat ini dibaca dan kemudian didorong rendah lagi untuk 32 siklus clock.
Gambar 9-6 menyatakan Perhitungan CRC (minimum siklus clock 32), tetapi harus menyatakan Perhitungan CRC (32 siklus clock).
156378 Masalah: Jaringan Clock dan PLL di Perangkat V Stratix, Versi 2013.05.06
Ada dua poin untuk persyaratan saat menggunakan switchover clock otomatis, yang pertama salah. Ia mengatakan:
"Kedua input clock harus berjalan."
Tujuan switchover clock otomatis adalah untuk beralih antar-clock jika satu berhenti berjalan. Persyaratan sebenarnya adalah kedua clock harus berjalan ketika FPGA dikonfigurasi. Tembakan harusnya mengatakan:
"Kedua input clock harus berjalan ketika FPGA dikonfigurasi."
123964 Masalah: Volume 1, Bab 6: Antarmuka I/O Diferensial Berkecepatan Tinggi dan DPA pada Perangkat Stratix V, Versi 2013.05.06
Gambar Hubungan Fase 6-4 untuk Sinyal Antarmuka PLL Eksternal: Pergeseran fase pada outclk2 tidak benar, kenaikan edge harus diselaraskan ke outclk0 rising edge ketika outclk1 tinggi.
111987 Masalah: Volume 1, Bab 8: Konfigurasi, Keamanan Desain, dan Peningkatan Sistem Jarak Jauh di Perangkat Stratix V, Versi 2013.03.04
Tabel 8-1: Mode Konfigurasi dan Fitur Perangkat Stratix V salah menyatakan bahwa Konfigurasi Ulang Parsial tidak didukung dalam mode CvP.
Mode CvP mendukung Konfigurasi Ulang Sebagian dan tabel ini akan diperbarui dalam revisi di masa mendatang.
Masalah 81980: Volume 1, Bab 5: Fitur I/O dalam Perangkat Stratix V, Versi 1.5
Tabel 5-1 salah menunjukkan bahwa standar 3.3-V LVCMOS/LVTTL hanya didukung oleh Stratix perangkat V GX dan GS. Standar I/O ini sebenarnya didukung oleh semua perangkat Stratix V.
Masalah 86484: Fitur I/O dalam Perangkat V Stratix, versi 1.5.
Tabel Kekuatan Saat Ini yang Dapat Diprogram 5-6 tidak memiliki catatan:
Pengaturan bawaan dalam perangkat lunak Quartus II adalah 50-ohm OCT RS tanpa kalibrasi untuk semua referensi nontegangan dan standar HSTL dan SSTL Kelas I/O. Pengaturan bawaan adalah 25-ohmOCT RS tanpa kalibrasi untuk standar HSTL dan SSTLClass II I/O.
Masalah 79663: Volume 2, Bab 9: Konfigurasi, Keamanan Desain, dan Peningkatan Sistem Jarak Jauh di Perangkat V Stratix, Versi 1.7.
Catatan untuk Gambar 9-9 tidak ada informasi yang mirip dengan Catatan 4 untuk Catatan untuk Gambar 9-8. Catatan baru akan ditambahkan ke Catatan pada Gambar 9-9 untuk menyatakan "Untuk pengaturan MSEL yang sesuai berdasarkan pengaturan penundaan POR, atur pengaturan MSEL perangkat slave ke skema PS. Lihat Tabel 9-4 pada halaman 9-7."
Masalah 58047: Volume 2, Bab 9: Konfigurasi, Keamanan Desain, dan Peningkatan Sistem Jarak Jauh di Perangkat Stratix V, Versi 1.6.
Tabel 9-14 untuk pin konfigurasi Active Serial (AS) (DCLK, AS_DATA0/ASDO, AS_DATA[3.1]) dinyatakan bahwa "Setelah konfigurasi AS selesai, pin ini dinyatakan tri dengan pull-up resistor yang lemah." tetapi tidak demikian. Pin AS tidak akan dinyatakan tiga kali saat perangkat masuk ke mode pengguna.
Masalah 44730: Fitur I/O dalam Perangkat Stratix V, versi 1.4
OCT untuk keluaran LVCMOS 1,5V tidak disebutkan dalam bab, tetapi didukung. Anda dapat membuat penugasan dalam perangkat lunak Quartus II tanpa galat.
Masalah 39437: Volume 2, Bab 11: Pengujian Pemindaian Batasan JTAG di Perangkat Stratix V, Versi 1.4
Tabel 11-1 menunjukkan informasi IDCODE 32-bit untuk perangkat Stratix V.
Kode ID JTAG yang benar untuk perangkat Stratix V A7 adalah
0000 0010 1001 0000 0011 0000 1011 1011 (0x029030DD)
Ini salah ditunjukkan sebagai
0000 0010 1001 0000 0011 0001 1011 1011 (0x029031DD)
Masalah 41368: Volume 2, Bab 9: Konfigurasi, Keamanan Desain, dan Peningkatan Sistem Jarak Jauh di Perangkat V Stratix, Versi 1.6
Dalam Catatan untuk Gambar 9-11 ada Catatan 1 yang bisa sedikit menyesatkan. Ini menyatakan "Hubungkan resistor pull-up ke VCCPGM dan VCCPD pada pasokan 3.0-V." Ini sebenarnya berlaku sebagian karena VCCPGM dapat sama dengan VCCPD tetapi ini bukan persyaratan, VCCPGM dan VCCPD dapat berbeda dalam tegangan tergantung pada persyaratan board Anda.
Untuk VCCPGM, mereka harus mendukung semua pin konfigurasi khusus dan pin serasi ganda. Tegangan konfigurasi yang didukung adalah 1,8, 2,5, dan 3.0 V sehingga buffer input konfigurasi tidak perlu berbagi saluran daya dengan buffer I/O reguler di perangkat Stratix V.
Untuk VCCPD, mereka harus lebih besar dari atau sama dengan VCCIO. Jika VCCIO diatur ke 3.0 V, VCCPD harus didukung hingga 3.0 V. Jika VCCIO bank diatur ke 2,5 V atau lebih rendah, VCCPD harus didukung hingga 2,5 V. Hal ini berlaku untuk semua bank yang berisi pin VCCPD dan VCCIO.
Masalah yang Telah Diatasi:
Masalah 79545: Lembar Data Perangkat V Stratix, Versi 2.5
Peringkat maksimum absolut untuk catu daya berikut diperbarui dalam versi 2.5:
VCCPGM, VCCBAT, VCCPD, VCC, VCCD_PLL, VCCA_PLL
Masalah 35432: Karakteristik Volume 1, Bab 2, DC, dan Switching untuk Perangkat Stratix V, Versi 2.3
Klarifikasi yang ditambahkan untuk menentukan input diferensial didukung oleh VCCPD yang memerlukan 2,5 V.
Masalah 32224: Karakteristik Volume 1, Bab 2, DC, dan Switching untuk Perangkat Stratix V, Versi 2.3
Rentang tegangan pasokan VCCBAT yang diperbarui untuk mencakup 1,2V hingga 3.0V.
390061 Masalah: Clock Netwoks dan PLL dalam Perangkat Stratix V, Versi 1.3
Lokasi PLL untuk perangkat 5SGXB5 dan 5SGXB6 yang dikoreksi untuk menunjukkan PLL mana yang didorong oleh CLK0, CLK1, CLK22, CLK23 dan CLK8, CLK9, CLK14, CLK15.
391999 Masalah: Logic Array Block dan Modul Logika Adaptif dalam Perangkat Stratix V, Versi 1.3
perangkat Stratix V tidak mendukung jalur Register Chain seperti yang ditunjukkan pada versi 1.3.
Masalah 31778: Volume-3, Bab-5, Reverse Serial Loopback, Versi 2.2
Pernyataan yang tidak akurat terkait Reverse Serial Loopback yang tersedia sebagai subprotokol dalam konfigurasi kustom.
359605 Masalah: Fitur Volume 2, Bab 5, I/O dalam Perangkat Stratix V, Versi 1.3
Catatan 5 dalam Tabel 5-2 secara salah menyatakan bahwa buffer input clock diferensial didukung oleh VCC_CLKIN alih-alih VCCPD.
380129 Masalah: Peningkatan Volume 9, Bab 9, Konfigurasi, Keamanan Desain, dan Sistem Jarak Jauh di Perangkat Stratix V, Versi 1.3
Gambar 9-21 salah menunjukkan TDI yang diikat ke pin 7 dari header JTAG alih-alih pin 9.
377855 Masalah: Volume 2, Bab 9: Konfigurasi, Keamanan Desain, dan Peningkatan Sistem Jarak Jauh di Perangkat Stratix V, Versi 1.3.
Pelanggaran waktu akan terjadi dalam konfigurasi AS multi-perangkat di mana perangkat slave dikonfigurasi oleh mode PS. Dua pembatasan baru ditambahkan ke konfigurasi AS multi-perangkat untuk menghindari pelanggaran waktu.
369375 Masalah: Reset Volume 1, Bab 8, Hot Socketing, dan Power-On di Perangkat Stratix V, Versi 1.1
Referensi ke pin PORSEL dihapus, pin ini tidak ada di perangkat Stratix V.
10006534 Masalah: Konfigurasi Protokol Transceiver Volume 2, Bab 4 pada Perangkat Stratix® V, Versi 1.0
Referensi protokol 10GBaseR telah dihapus.