ID Artikel: 000088423 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 06/01/2023

Mengapa desain F-Tile PMA/FEC Direct PHY Intel® FPGA IP saya gagal dikompilasi dalam tahap Generasi Dukungan-Logika ketika desain memiliki setidaknya satu varian jalur PMA beberapa dengan "Mode clocking Datapath" diatur ke "PMA" ?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Transceiver PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Perangkat Lunak Prime Edisi Pro v21.3, ketika desain memiliki setidaknya satu varian jalur PMA beberapa dengan "Mode clocking jalur data" yang diatur ke "PMA", desain akan gagal dikompile dalam tahap Generasi Dukungan-Logika dengan pesan "Galat (21842): Solver gagal menemukan solusi".

    Resolusi

    Masalah ini telah diperbaiki berawal dari Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 22.1.

    Untuk mengatasi masalah ini di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 21.4 atau sebelumnya, ganti beberapa varian jalur PMA Anda dengan beberapa contoh varian 1 saluran.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.