Karena masalah di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 22.1, Anda mungkin melihat kesalahan kompilasi di atas pada Perangkat Lunak Edisi Questa*-Intel® FPGA versi 2022.1 saat menjalankan simulasi contoh desain berbasis VHDL dari PHY Lite untuk Antarmuka Paralel Intel Agilex® FPGA IP. Hal ini disebabkan oleh Penguji IP PHYLITE dengan Generator PRBS dan Pemeriksaan yang terdapat dalam contoh desain yang menggunakan port "channel_strobe_out_in", yang tidak lagi digunakan dalam PHY Lite untuk Antarmuka Paralel Intel Agilex® FPGA IP.
Untuk mengatasi masalah ini, tekan galat dengan mengganti baris 127 di msim_setup.tcl sebagai berikut:
set USER_DEFINED_ELAB_OPTIONS "-peredam 1130, 14408, 16154"
Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro v22.2.