Karena masalah di Intel® Quartus® Prime Edisi Pro Software versi 22.1, F-Tile SDI II Intel® FPGA IP loopback paralel dengan Contoh Desain VCXO eksternal memiliki gangguan yang lebih tinggi daripada yang diperlukan oleh standar video SD-SDI karena output sinyal sinkronisasi FVH dari inti SDI RX tidak menjadi sumber yang dapat diterima untuk mengalihkan VCXO eksternal pada kartu daughter yang diperlukan untuk menyinkronkan clock antara TX dan RX. Masalah ini memengaruhi standar video SDI triple-rate dan multi-rate, karena SD-SDI adalah bagian dari standar yang didukung. Masalah ini juga akan memengaruhi desain Intel Agilex® 7 FPGA yang mengikuti implementasi Intel dari VCXO dengan chip TI LMH1983 dalam desain mereka.
Untuk mengatasi masalah ini, gunakan salah satu dari dua solusi yang mungkin:
1. Gunakan F-Tile SDI II Intel® FPGA IP loopback paralel tanpa Contoh Desain VCXO eksternal. Desain ini mendukung standar video SDI triple-rate dan multi-rate (termasuk SD-SDI), sekaligus menggunakan PLL internal untuk menyinkronkan clock antara TX dan RX.
2. Gunakan chip pemisah clock sync eksternal seperti TI LMH1981, untuk menghasilkan sinyal waktu FVH dan mengirimkan sinyal ke VCXO eksternal (TI LMH1983) seperti yang ditunjukkan pada Gambar 1. Pemisah clock eksternal TI LMH1981 tersedia pada kartu daughter Nextera dan Terasic 12G SDI-FMC dan pengguna harus memasok input genlock ke TI LMH1981.
Gambar 1.
