ID Artikel: 000092075 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 28/02/2023

Mengapa nilai toleransi miring antara AS_CLK dan AS_DATA serta nCSO serta AS_CLK tidak tersedia di perangkat Intel Agilex® 7 dan Intel® Stratix® 10 lembar data perangkat?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Nilai toleransi miring antara AS_CLK dan AS_DATA serta nCSO serta AS_CLK telah dihapus dari Intel Agilex® 7 Lembar Data Perangkat dan Intel® Stratix® 10 Lembar Data Perangkat.

 

Resolusi

Untuk menentukan rentang miring yang diperbolehkan, lihat panduan dalam Panduan Pengguna Konfigurasi Intel Agilex® 7 FPGA dan Intel® Stratix® 10 Panduan Pengguna Konfigurasi.

 

 

Produk Terkait

Artikel ini berlaku untuk 2 produk

FPGA dan SoC FPGA Intel® Agilex™
Intel® Stratix® 10 FPGA dan SoC FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.