Konfigurasi Asinkron Paralel Pasif
Selama konfigurasi PPA, data ditransfer dari perangkat konfigurasi, memori flash, atau perangkat penyimpanan lainnya ke perangkat Intel® FPGA pada pin DATA. Skema konfigurasi ini asinkron, sehingga sinyal kontrol mengatur siklus konfigurasi.
Untuk informasi lebih lanjut, silakan lihat bab konfigurasi perangkat Intel® FPGA yang relevan di Buku Pegangan Konfigurasi.
Metode Konfigurasi
- Menggunakan host cerdas seperti mikroprosesor atau CPLD
Desain Referensi
- Pengontrol konfigurasi seri MAX® menggunakan kertas putih memori flash (PDF) ›
- Menggunakan CPLD MAX® atau MAX® II sebagai pengontrol konfigurasi untuk mengonfigurasi Intel® FTA dari memori flash
- Source Code (ZIP) di Verilog dan VHDL
Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.