TSE: Instantiate TSE dengan ALTGX Eksternal / ALTLVDS

Disarankan untuk:

  • Perangkat: Stratix® IV GX

  • Quartus®: Tidak Diketahui

author-image

Oleh

Gambar 1. Diagram blok konseptual untuk antarmuka TSE MAC + PCS dengan instans ALTGX atau ALTLVDS melalui TBI.

Ringkasan Desain

Desain ini menunjukkan cara instantiate ALTGX atau ALTLVDS secara terpisah dari instansi fungsi Triple Speed Ethernet (TSE) MegaCore.

Desain ini instantiates TSE MegaCore tanpa memilih GXB atau LVDS I/O. ALTGX atau ALTLVDS secara terpisah dan dikonfigurasi untuk antarmuka dengan sublayer pengkodean fisik (PCS) TSE melalui antarmuka sepuluh bit (TBI), seperti yang ditunjukkan pada Gambar 1.

Unduh file yang digunakan dalam contoh ini:

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.

File dalam unduhan meliputi:

  • s4gx_tse_lvds.qar - Arsip Desain TSE menggunakan ALTLVDS
  • s4gx_tse_gxb.qar - Arsip Desain TSE menggunakan ALTGX

Konfigurasi ALTGX dengan Pengaturan Berikut:

  • Di bawah tab Umum, atur protokol ke Dasar
  • Di bawah tab Umum, atur lebar kanal ke 10
  • Di bawah tab Umum, atur kecepatan data ke 1,25 Gbps dan masukkan frekuensi clock ke 125 MHz

Catatan: Instantiate ALTGX_RECONFIG block untuk perangkat Stratix® IV GX dan Arria® II GX.

Untuk Antarmuka TSE ke ALTGX, Hubungkan Sinyal Berikut:

  • tbi_rx_clk (TSE) ke rx_clkout (ALTGX)
  • tbi_rx_d[9..0] (TSE) ke rx_dataout[9..0] (ALTGX)
  • tbi_tx_clk (TSE) ke tx_clkout (ALTGX)
  • tbi_tx_d[9..0] (TSE) ke tx_datain[9..0] (ALTGX)

Konfigurasi ALTLVDS RX dengan Pengaturan Berikut:

  • Di bawah tab Umum, aktifkan mode Dynamic Phase Alignment (DPA)
  • Di bawah tab Umum, atur faktor deserializer ke 10
  • Di bawah tab pengaturan Frekuensi/PLL, atur kecepatan data ke 1,25 Gbps dan masukkan frekuensi clock ke 125 MHz
  • Di bawah pengaturan DPA 1 tab, periksa port keluaran 'rx_divfwdclk' dan bypass opsi DPA FIFO

Untuk Antarmuka TSE ke ALTLVDS, Hubungkan Sinyal Berikut:

  • tbi_rx_clk (TSE) ke rx_divfwdclk (ALTLVDS)
  • tbi_rx_d[0.9] (TSE) ke rx_out[9..0] (ALTLVDS)
  • tbi_tx_clk (TSE) ke clock sistem 125 MHz
  • tbi_tx_d[0..9] (TSE) ke tx_in[9..0] (ALTLVDS)

Catatan: Koneksi bus data TSE TBI ke bus data LVDS berada dalam urutan terbalik.

Catatan: Untuk urutan reset ALTGX dan ALTLVDS, silakan merujuk ke buku panduan perangkat.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.