VHDL: Membuat Desain Hierarki

Contoh ini menjelaskan cara membuat desain hierarki menggunakan VHDL. Desain tingkat atas, yang disebut top.vhd, mengimplementasikan contoh fungsi logic.vhd. Dalam file top.vhd, komponen untuk fungsi logika dinyatakan di dalam arsitektur tempatnya diinisiasi. Deklarasi Komponen menentukan port fungsi tingkat bawah.

Tautan Terkait

Untuk informasi lebih lanjut tentang penggunaan contoh ini dalam proyek Anda, lihat bagian Cara menggunakan contoh VHDL di halaman web VHDL.

top.vhd (Berkas tingkat atas)

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY top IS
      PORT(w_in, x_in, y_in :IN std_logic;
               clock        :IN std_logic;
               z_out        :OUT std_logic);
END top;

ARCHITECTURE a OF top IS

COMPONENT logic
        PORT(a,b,c    :IN std_logic;
              x       :OUT std_logic);
END COMPONENT;

SIGNAL w_reg, x_reg, y_reg, z_reg   :std_logic;

BEGIN
low_logic       : logic PORT MAP (a => w_reg, b => x_reg, c => y_reg, x => z_reg);

PROCESS(clock)
BEGIN
     IF (clock'event AND clock='1') THEN
         w_reg<=w_in; x_reg<=x_in; y_reg<=y_in; z_out<=z_reg; END IF; END PROCESS; END a; </PRE>

logic.vhd

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY logic IS
      PORT(a,b,c     : IN std_logic;
             x       : OUT std_logic);
END logic;

ARCHITECTURE a OF logic IS
BEGIN
PROCESS (a,b,c)
BEGIN
     x<=(a and b) or c; END PROCESS; END; </pre>