Halaman ini terdiri dari contoh desain untuk mesin status dalam HDL Verilog. Mesin negara bagian adalah sirkuit berurutan yang maju melalui sejumlah negara bagian. Contoh ini memberikan kode HDL untuk mengimplementasikan jenis mesin status berikut:
Mesin 4-State Mealy State
Output mesin keadaan Mealy bergantung pada input dan kondisi saat ini. Ketika input berubah, keluaran diperbarui tanpa menunggu clock edge.
Mesin 4-State Moore State
Keluaran mesin state Moore hanya bergantung pada kondisi saat ini. Output ditulis hanya ketika status berubah (pada clock edge).
Mesin Status Aman
Contoh ini menggunakan nilai atribut sintesis syn_encoding aman untuk menentukan bahwa perangkat lunak harus memasukkan logika tambahan untuk mendeteksi keadaan ilegal dan memaksa transisi mesin status ke status reset.
Mesin Status Yang Dikodekan Pengguna
Contoh ini menggunakan pengguna nilai atribut sintesis syn_encoding untuk menginstruksikan perangkat lunak untuk menyandikan setiap status dengan nilai yang didefinisikan dalam kode sumber HDL Verilog. Dengan mengubah nilai konstanta status, Anda dapat mengubah pengkodean mesin status.
Unduh file yang digunakan dalam contoh ini:
- Unduh mealy_state_machine_v.zip
- Unduh moore_state_machine_v.zip
- Unduh safe_state_machine_v.zip
- Unduh user_encoded_machine_v.zip
- Unduh Templat HDL Verilog untuk File README Mesin Negara
Setiap unduhan zip mencakup file HDL Verilog untuk mesin status dan diagram blok tingkat atasnya.
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.