Contoh ini menguraikan desain RAM port tunggal 64-bit x 8-bit dengan alamat baca dan tulis umum di VHDL. Alat sintesis dapat mendeteksi desain RAM port tunggal dalam kode HDL dan secara otomatis menyimpulkan baik altsyncram atau megafungsi altdpram, tergantung pada arsitektur perangkat target.
Unduh file yang digunakan dalam contoh ini:
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Intel® Design Example License Agreement.
Tabel 1. Daftar Port RAM Port Tunggal
Nama Port |
Jenis |
Deskripsi |
|---|---|---|
data[7:0] |
Input |
Input data 8-bit |
addr[5:0] |
Input |
Input alamat 6-bit |
Kami |
Input |
Tulis aktifkan input |
Clk |
Input |
Input clock |
q[7:0] |
Output |
Keluaran data 8-bit |