Contoh ini menguraikan desain RAM dual-port 64-bit x 64-bit yang sinkron dengan kombinasi operasi baca atau tulis independen dalam siklus clock yang sama dalam VHDL. Unit desain secara dinamis beralih antara operasi baca dan tulis dengan input pengaktifan tulis dari masing-masing port. Alat sintesis dapat mendeteksi desain RAM dalam kode HDL dan secara otomatis menyimpulkan megafungsi altsyncram atau altdpram tergantung pada arsitektur perangkat target.
Unduh file yang digunakan dalam contoh ini:
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Intel® Design Example License Agreement.
Tabel 1. Daftar True Dual-Port RAM dengan Port Clock Tunggal
Nama Port |
Jenis |
Deskripsi |
|---|---|---|
dataa[7:0], datab[7:0] |
Input |
Input data 8-bit dari port A dan port B |
addr_a[5:0], addr_b[5:0] |
Input |
Input alamat 6-bit dari port A dan port B |
we_a, we_b |
Input |
Tulis aktifkan input port A dan port B |
Clk |
Input |
Input clock |
q_a[7:0], q_b[7:0] |
Output |
Output data 8-bit dari port A dan port B |