Ikhtisar
Desain referensi Kontroler LCD TFT Blok Digital memungkinkan Anda untuk mempercepat desain tampilan panel LCD TFT di sistem Anda. Pusat desain referensi pada inti kekayaan intelektual (IP) Kontroler TFT LCD DB9000AVLN Blok Digital, yang tersedia dalam format netlist atau VHDL/Verilog HDL register transfer level (RTL).
Inti DB9000AVLN berisi interkoneksi sistem yang Dipetakan Memori Avalon® untuk melakukan interfacing ke prosesor tertanam Nios® II dan kontroler SDRAM atau SRAM (baik memori dapat berfungsi sebagai buffer frame). Perangkat lunak yang disediakan dengan desain referensi ini berjalan pada prosesor tertanam Nios II untuk menempatkan gambar di memori buffer bingkai dan memanggil inti DB9000AVLN untuk mendorong panel LCD.
Menggunakan Perangkat Lunak Desain Intel® Quartus®, Anda dapat menginspirasi desain referensi Pengontrol LCD TFT dalam kit pengembangan FPGA Cyclone®, Cyclone® II, atau Cyclone® III. Lihat bagian Demonstrasikan Teknologi Intel® untuk daftar lengkap kit pengembangan Intel® FPGA yang didukung.
Anda dapat menghubungkan panel LCD Anda ke kit pengembangan Intel FPGA dengan fabrikasi kabel yang sesuai. Hubungi Blok Digital untuk detail lebih lanjut.
Fitur Desain Perangkat Keras
- Beragam resolusi panel LCD yang dapat diprogram
- Resolusi maksimum yang dapat diprogram 4096 x 2048
- Resolusi piksel horizontal dari 16 hingga 4096 piksel dalam kenaikan 16 piksel
- Dukungan untuk antarmuka panel LCD TFT 1 port
- Digital 18-bit (6 bit/warna) dan digital 24 bit (8 bit/warna)
- Dukungan untuk antarmuka panel LVDS TFT LCD 2 port
- Kedalaman warna frame buffer bits-per-pixel (bpp) yang dapat diprogram:
- 1, 2, 4, 8 bpp dipetakan melalui palet warna ke piksel LCD 18-bit
- 16, 18 bpp secara langsung mengendarai piksel LCD 18-bit
- 24 bpp secara langsung mendorong piksel LCD 24 bit
- RAM palet warna untuk mengurangi persyaratan penyimpanan memori buffer frame dan lebar interkoneksi sistem Avalon
- 256 entri dengan RAM 16-bit, diimplementasikan sebagai 128 entri oleh 32 bit
- Dimuat melalui antarmuka bus slave secara statis oleh mikroprosesor atau antarmuka bus utama secara dinamis dengan setiap bingkai oleh kontroler akses memori langsung (DMA)
- Dukungan format keluaran yang dapat diprogram
- RGB 6:6:6 atau 5:6:5 pada antarmuka digital 18-bit
- RGB 8:8:8 pada antarmuka digital 24-bit
- Parameter waktu horizontal dan vertikal yang dapat diprogram
- Teras depan, teras belakang, lebar sinkron, piksel-per-baris
- Polaritas sinkronisasi
- Clock piksel yang dapat diprogram
- Pembagi clock piksel dari 1 hingga 128 clock bus
- Polaritas clock piksel
- Input clock piksel terpisah dan independen
- Data yang dapat diprogram memungkinkan sinyal waktu
- Berasal dari parameter waktu horizontal dan vertikal
- Tampilan memungkinkan polaritas
- Tiga jenis memori
- FIFO input 32-bit 16 kata x, memisahkan interkoneksi sistem Avalon dan laju clock panel LCD. Terintegrasi dengan kontroler DMA
- RAM palet warna 255-word x 16 bit
- FIFO keluaran 16 kata
- Buffer FIFO dapat di parameterizable secara mendalam dan lebar
- Dukungan pengurutan daya dan turun
- 9 sumber interupsi internal dengan kontrol masking
- Mode Little-endian, big-endian, atau Windows CE
- Kepatuhan terhadap antarmuka Avalon Yang Dipetakan Memori
- Antarmuka PCI* opsional
- Sumber Verilog HDL atau VHDL RTL yang sepenuhnya sinkron dan dapat disinkronkan dengan clocking edge yang naik, tanpa clock yang terjaga, dan tanpa tri-state internal
- Memodifikasi atau mengintegrasikan inti DB9000AVLN sesuai dengan kebutuhan Anda dengan layanan rekayasa perangkat keras dan perangkat lunak Digital Blocks
Informasi Kontak
Blok Digital, Inc.
587 Rock Road
Glen Rock, NJ 07452 USA
Telepon: +1 201 251 1281
Faks: +1 201 632 4809
Email: info@digitalblocks.com
WWW: www.digitalblocks.com