HDL Verilog: Register Shift 1x64

author-image

Oleh

Contoh ini menguraikan register long shift 64-bit lebar bit tunggal di Verilog HDL. Alat sintesis mendeteksi kelompok register shift dan infer altshift_taps megafungsi tergantung pada arsitektur perangkat target.

Gambar 1. 1 x 64 shift register diagram tingkat atas.

Unduh file yang digunakan dalam contoh ini:

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.

Tabel 1 mencantumkan port dan memberikan deskripsi untuk masing-masing port.

Tabel 1. Daftar Port Shift Register 1x64

Deskripsi Jenis Nama Port
Clk Input Jam
Shift Input Shift aktifkan input
sr_in Input Input shift register
sr_out Output Input shift register
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.