Contoh ini menguraikan register shift panjang 8-bit lebar 64-bit dengan keran yang sama dengan spasi dalam HDL Verilog. Alat sintesis mendeteksi kelompok register shift dan infer altshift_taps megafungsi tergantung pada arsitektur perangkat target.
Unduh file yang digunakan dalam contoh ini:
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.
Tabel 1 mencantumkan port dan memberikan deskripsi untuk masing-masing port.
Tabel 1. Daftar Port Shift Register 8x64
Nama Port |
Jenis |
Deskripsi |
---|---|---|
Clk |
Input |
Jam |
Shift |
Input |
Shift aktifkan input |
sr_in[7:0] |
Input |
Input shift register 8-bit |
sr_tap_one[7:0] |
Output |
Keluaran 8-bit dari keran pertama |
sr_tap_two[7:0] |
Output |
Keluaran 8-bit dari keran kedua |
sr_tap_three[7:0] |
Output |
Keluaran 8-bit dari keran ketiga |
sr_out[7:0] |
Output |
Keluaran shift register 8-bit |