HDL Verilog: Penambahan/Subtraktor

author-image

Oleh

Contoh ini menguraikan desain adder/subtraktor dua input 8 bit dalam Verilog HDL. Unit desain beralih secara dinamis antara menambah dan mengurangi operasi dengan port input add_sub.

Gambar 1. Diagram tingkat atas tambahan/Subtraktor.

Unduh file yang digunakan dalam contoh ini:

Tabel 1. Daftar Port Tambahan/Subtraktor

Deskripsi Jenis Nama Port
dataa[7:0], datab[7:0] Input Input data 8 bit
add_sub Input Port input untuk mengaktifkan switching dinamis antara operasi add and subtract
Clk Input Input clock
hasil[8:0] Output Output data 8 bit dan bit carry/pinjam paling signifikan (MSB)
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.