Contoh ini menguraikan pohon adder biner 16-bit dalam Verilog HDL. Untuk perangkat dengan tabel pencarian 4 input dalam elemen logika (LEs), menggunakan struktur tree adder biner dapat secara signifikan meningkatkan performa.
Unduh file yang digunakan dalam contoh ini:
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.
Tabel 1 mencantumkan port dalam desain pohon adder biner.
Tabel 1. Daftar Port Pohon Adder Biner
Deskripsi | Jenis | Nama Port |
---|---|---|
A[15:0], B[15:0], C[15:0], D[15:0], E[15:0] | Input | Input data 16-bit |
Clk | Input | Input clock |
keluar[15:0] | Output | Keluaran data 16-bit |