Contoh ini menguraikan multiplier bertanda tangan 8-bit dengan I/O terdaftar di Verilog HDL. Alat sintesis mendeteksi desain multiplier dalam kode HDL dan infer lpm_mult megafungsi.
Unduh file yang digunakan dalam contoh ini:
Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.
Tabel 1. Daftar Port Multiplier yang Ditandatangani
Nama Port |
Jenis |
Deskripsi |
---|---|---|
a[7:0], |
Input |
Input data terdaftar bertanda 8-bit untuk unit pengganda. Data yang dimasukkan akan disalurkan ke pengganda pada setiap siklus clock. |
Clk |
Input |
Jam. |
keluar[15:0] |
Output |
Output bertandatangan 16-bit dari unit multiplier. |