HDL Verilog: Multiplier Tanpa Tanda

author-image

Oleh

Contoh ini menguraikan desain multiplier tanpa tanda 8 bit dalam HDL Verilog. Alat sintesis mendeteksi pengganda dalam kode HDL dan infer lpm_mult fungsi.

Gambar 1. Diagram tingkat atas multiplier yang tidak ditandatangani.

Unduh file yang digunakan dalam contoh ini:

Tabel 1. Daftar Port Multiplier Tanpa Tanda

Nama Port

Jenis

Deskripsi

a[7:0], b[7:0]

Input

Input data 8 bit untuk unit pengganda

keluar[15:0]

Output

Output multiplier 16 bit
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.