Anda dapat meng-instantiate buffer input atau output diferensial dalam desain Anda menggunakan inti ALTIOBUF Intel® FPGA IP yang tersedia di Intel® Quartus® Prime Software.
AlTIOBUF Intel® FPGA IP core memungkinkan Anda untuk menentukan pin input atau output Anda sebagai penerima atau pemancar diferensial, kemudian Anda perlu memindahkan sinyal positif dan negatif ke pin I/O. Inti Intel FPGA IP ini didukung dimulai dengan rangkaian perangkat Stratix® III dan Cyclone® III.
Untuk Stratix® II, Cyclone® II, Arria® GX, dan keluarga perangkat sebelumnya, Anda tidak dapat menginterpretasikan buffer diferensial dalam desain Anda. Alih-alih, gunakan kaki positif dari pasangan diferensial dalam desain Anda, dan temukan pin itu di Editor Tugas. Berikan pin itu penugasan standar I/O dengan nilai "LVDS" atau standar I/O diferensial yang ingin Anda gunakan. Lihat buku panduan perangkat untuk daftar lengkap standar I/O yang didukung. Kaki negatif akan secara otomatis ditugaskan ke pin gratis sesuai dengan yang lebih pas saat Anda mengkompilasi desain Anda. Metode ini didukung untuk semua keluarga perangkat yang mendukung standar I/O diferensial seperti LVDS.
Untuk informasi lebih lanjut tentang inti Intel FPGA IP ALTIOBUF, lihat Panduan Pengguna INTI (PDF) ALTIOBUF IP.