Mengapa saya tidak dapat menempatkan 10 partisi FPGA Intel® Stratix® berdekatan dengan I/O Bank Antarmuka EMIF/PHY Lite/LVDS, mengekspor, dan menggunakannya kembali di proyek lain?

Karena masalah dalam Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 18.0 atau sebelumnya, ketika partisi ditempatkan di wilayah clock baris yang berdekatan dengan antarmuka EMIF/PHY Lite/LVDS dalam satu proyek (atau dalam proyek pengembang) dan digunakan kembali menggunakan penetapan QDB_FILE_PARTITION ke proyek lain (atau ke proyek konsumen), Anda akan melihat kesalahan internal berikut:

Kesalahan Internal: Sub-sistem: LAB, File: /quartus/legality/lab/lab_nd_config_creator_module.cpp, Line: 1006

• Kotak hijau pada Gambar mendefinisikan sektor jam. 1
• Wilayah clock baris adalah lebar sektor setengah jam dan tinggi satu baris LAB, diwakili oleh kotak putus-putus merah pada Gambar. 1
  • Dalam proyek konsumen, jika partisi yang digunakan kembali memiliki penempatan di wilayah ini, Anda mungkin melihat kesalahan internal di atas.

Untuk mengatasi masalah ini, gunakan wilayah kunci logika dalam proyek pengembang untuk menghindari menempatkan partisi di wilayah clock baris berdekatan dengan antarmuka EMIF/PHY Lite/LVDS.

• Dalam proyek pengembang, gunakan batasan wilayah kunci logika untuk membatasi penempatan partisi yang akan diekspor ke sektor setengah clock dari antarmuka EMIF/PHY Lite/LVDS atau bank I/O (batasi di luar wilayah kuning yang disorot). Kompilasi dan ekspor partisi pada tahap akhir.
• Dalam proyek konsumen, partisi yang diekspor, ketika digunakan kembali, akan mempertahankan penempatan yang ditentukan dalam proyek pengembang.

Masalah ini dijadwalkan akan diperbaiki dalam versi mendatang dari Perangkat Lunak Intel® Quartus® Prime Pro Edition.