HDL Verilog: Multiplier-Adder bertanda tangan

author-image

Oleh

Contoh ini menguraikan desain multiplier-adder bertanda 16-bit dengan register pipeline dalam Verilog HDL. Alat sintesis dapat mendeteksi desain multiplier-adder dalam kode HDL dan secara otomatis menyimpulkan megafungsi altmult_add untuk memberikan hasil optimal.

Gambar 1. Diagram multiply-adder tingkat atas yang ditandatangani.

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.

Tabel 1. Daftar Port Multiplier-Adder yang Ditandatangani

Deskripsi Jenis Nama Port

dataa[15:0], datab[15:0],y

datac[15:0], datad[15:0]

 Input Input data 16-bit
Jam Input Input clock
aclr Input Input jelas asynchronous
hasil[32:0] Output Keluaran data 33-bit
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.