HDL Verilog: Multiplier-Akumulator Tanpa Tanda

author-image

Oleh

Contoh ini menguraikan desain akumulator multiplier tanpa tanda 8 bit dengan port I/O terdaftar dan beban sinkron dalam HDL Verilog. Alat sintesis dapat mendeteksi desain akumulator multiplier dalam kode HDL dan secara otomatis menyimpulkan megafungsi altmult_accum untuk memberikan hasil optimal.

Gambar 1. Diagram tingkat atas Multiply-accumulator tanpa tanda.

Unduh file yang digunakan dalam contoh ini:

Penggunaan desain ini diatur oleh, dan tunduk pada, syarat dan ketentuan dari Perjanjian Lisensi Contoh Desain Intel®.

Tabel 1. Daftar Port Multiplier-Akumulator Tanpa Tanda

Deskripsi Jenis Nama Port

dataa[7:0],

datab[7:0]

 Input Input data 8-bit
Clk Input Input clock
aclr Input Input jelas asynchronous
clken Input Clock aktifkan input
beban Input Input beban sinkron
adder_out[15:0] Output Keluaran data 16-bit
Lihat semua Tampilkan lebih sedikit

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.