Low Latency Ethernet 10G MAC Intel® FPGA IP
Ethernet 10G MAC Intel® FPGA IP core (IP lunak) Latensi Rendah menawarkan latensi rendah bolak-balik, dan jejak sumber daya yang efisien. Intellectual Property (IP) core menawarkan kemudahan pemrograman berbagai fitur yang terdaftar. IP ini dapat digunakan bersama dengan Multi-Rate PHY Intel® FPGA IP core yang baru untuk mendukung rentang kecepatan data 10M/100M/1G sampai dengan 10G.
Baca panduan pengguna Ethernet 10G MAC Intel® FPGA IP Latensi Rendah ›
Baca panduan pengguna Fungsi MegaCore Ethernet MAC 10 Gbps ›
Baca panduan pengguna Contoh Desain Ethernet 10G MAC Intel® Stratix® 10 FPGA IP Latensi Rendah ›
Baca panduan pengguna Contoh Desain Ethernet 10G MAC Intel® Arria® 10 FPGA IP Latensi Rendah ›
Baca panduan pengguna Contoh Desain Ethernet 10G MAC Intel® Cyclone® 10 GX FPGA IP Latensi Rendah ›
Low Latency Ethernet 10G MAC Intel® FPGA IP
10G Ethernet MAC Intel® FPGA IP core lama terus ditawarkan dengan rangkaian fitur lengkap untuk aplikasi yang menargetkan rangkaian Stratix® V FPGA, dan FPGA sebelumnya.
Fungsi PHY dan MAC 10GE dengan berbagai fitur opsional juga tersedia sebagai IP keras pada perangkat Intel® Stratix® 10 dengan E-tile. Detail lebih lanjut dapat ditemukan di Intel® Stratix® 10 FPGA E-Tile Hard IP untuk Ethernet IP Core.
Fitur
Intel® FPGA IP core ini dirancang sesuai Standar Ethernet IEEE 802.3–2008, yang tersedia di situs web IEEE (www.ieee.org). Semua variasi 10GbE MAC Intel® FPGA IP core Latensi Rendah termasuk hanya MAC saja dalam mode dupleks sepenuhnya. Variasi core menawarkan fitur berikut:
Fitur MAC:
- Full-duplex MAC dalam delapan mode operasi: 10G, 1G/10G, 1G/2.5G, 1G/2.5G/10G, 10M/100M/1G/2.5G/5G/10G (USXGMII), 10M/100M/1G/10G, 10M/100M/1G/2.5G, dan 10M/100M/1G/2.5G/10G.
- Tiga variasi untuk mode operasi yang dipilih: Blok TX MAC, blok RX MAC, dan blok TX dan RX MAC. Mode register 10GBASE-R pada datapath TX dan RX memungkinkan latensi yang lebih rendah.
- Mode yang tidak disaring (transparan) yang dapat diprogram.
- Fitur satu arah yang ditentukan oleh IEEE 802.3 (Klausa 66). Priority-based flow control (PFC) dengan quanta jeda yang dapat diprogram, yang mendukung dua hingga delapan antrean prioritas.
- Sisi klien: Antarmuka streaming Avalon® 32 bita (Avalon-ST).
- Pengelolaan: Antarmuka Avalon-MM 32 bita.
- Sisi PHY: XGMII 32 bita untuk 10 GbE, GMII 16 bita untuk 2,5 GbE, GMII 8 bita untuk 1 GbE, atau MII 4 bita untuk 10M/100M.
Fitur Kontrol Struktur Frame:
- Virtual local area network (VLAN) dan VLAN bertumpuk dekode frame bertanda (jenis 'h8100).
- Cyclic redundancy code (CRC)-32 komputasi dan pengisian pada datapath TX. Pemeriksaan dan penerusan CRC opsional pada datapath RX.
- Deficit idle counter (DIC) untuk performa yang dioptimalkan dengan inter-packet gap (IPG) rata-rata untuk aplikasi LAN. Mendukung IP yang dapat diprogram.
- Kontrol alur ethernet menggunakan frame jeda.
- Panjang maksimum frame data pengiriman (TX) dan penerimaan (RX) yang dapat diprogram hingga 64 kilobyte (KB).
- Mode passthrough pembuka pada datapath TX dan RX, yang memungkinkan pembuka yang ditentukan pengguna dalam frame klien.
- Pengisian bantalan opsional pada datapath TX dan penghapusan pada datapath RX.
Statistik dan Pemantauan Frame:
- Pemeriksaan dan penerusan CRC opsional pada datapath RX.
- Pengumpulan statistik opsional pada datapath TX dan RX.
Penandaan waktu opsional, yang Ditentukan dalam IEEE 1588v2, untuk Konfigurasi Berikut:
- 10GbE MAC dengan 10GBASE-R PHY IP core.
- 1G/10GbE MAC dengan 1G/10GbE PHY IP core.
- 1G/2.5GbE MAC dengan 1G/2.5G Multirate Ethernet PHY IP core.
- 1G/2.5G/10GbE MAC dengan 1G/2.5G/10G (MGBASE-T) Multirate Ethernet PHY IP core.
- 10M/100M/1G/10GbE MAC dengan 10M-10GbE PHY IP core.
- 10M/100M/1G/2.5G/5G/10G (USXGMII) MAC dengan 1G/2.5G/5G/10G Multirate Ethernet PHY Intel® FPGA IP core.
Metrik Kualitas IP
Dasar-Dasar |
|
Latensi Rendah |
---|---|---|
Tahun ketika IP dirilis pertama kali |
2012 |
2013 |
Versi terbaru Perangkat Lunak Intel® Quartus® Prime yang didukung |
16.1 |
18.1 |
Status |
Produksi |
Produksi |
Produk |
|
Latensi Rendah |
Produk pelanggan termasuk hal berikut: File desain (kode sumber terenkripsi atau post-synthesis netlist) Model simulasi untuk ModelSim*- Intel FPGA Edition Batasan tata letak dan/atau waktu Dokumentasi dengan kontrol revisi File readme.txt |
Y |
Y |
Semua produk pelanggan tambahan diberikan IP |
|
|
GUI parameterisasi memungkinkan pengguna akhir untuk mengonfigurasi IP |
Y |
Y |
Inti IP diaktifkan untuk Dukungan Intel® FPGA IP Evaluation Mode |
Y |
Y |
Bahasa sumber |
Verilog |
Verilog |
Bahasa Testbench |
|
|
Driver perangkat lunak disediakan |
N |
N |
Dukungan Driver Sistem Operasi |
|
|
Penerapan |
Latensi Rendah |
|
Antarmuka pengguna |
Avalon-ST (Datapath) Avalon-MM (Pengelolaan) |
Avalon-ST (Datapath) Avalon-MM (Pengelolaan) |
Metadata IP-XACT |
N |
N |
Verifikasi |
Latensi Rendah |
|
Simulator yang didukung |
Mentor Graphics* Synopsys* Cadence* |
Mentor Graphics* Synopsys* Cadence* |
Perangkat keras divalidasi |
Stratix V |
Intel Arria 10 Intel Stratix 10 |
Dilakukan pengujian yang sesuai dengan standar industri |
UNH IEEE 802.3 |
UNH IEEE 802.3 |
Jika Ya, pengujian yang mana? |
Klausa 4, 31, 46, dan 49 |
Klausa 4, 31, 46, dan 49 |
Jika Ya, pada Intel FPGA yang mana? |
Stratix V |
Stratix V |
Jika Ya, tanggal dilakukan |
2011 |
2015 |
Jika Tidak, apakah ini direncanakan? |
|
|
Interoperabilitas |
|
Latensi Rendah |
IP telah mengalami pengujian interoperabilitas |
Y |
N |
Jika Ya, pada Intel FPGA yang mana? |
Stratix V |
|
Laporan interoperabilitas tersedia |
Y |
|
Link Terkait
Dokumentasi
- Panduan pengguna MAC Intel® FPGA IP ethernet 10G latensi rendah
- Panduan pengguna fungsi MAC MegaCore ethernet 10 Gbps lama
- Panduan pengguna contoh desain MAC Intel® Stratix® 10 FPGA IP ethernet 10G latensi rendah
- Panduan pengguna contoh desain MAC Intel® Arria® 10 FPGA IP ethernet 10G latensi rendah
- Panduan pengguna contoh desain MAC Intel® Cyclone® 10 FPGA IP ethernet 10G latensi rendah
Board Pengembangan
Sumber Daya Tambahan
Cari IP
Temukan inti Kekayaan Intelektual Altera® FPGA yang tepat untuk kebutuhan Anda.
Dukungan Teknis
Untuk dukungan teknis pada inti IP ini, kunjungi Sumber Daya Dukungan atau Intel® Premier Support. Anda juga dapat mencari topik yang terkait tentang fungsi ini di Pusat Pengetahuan dan Komunitas.
Evaluasi dan Pembelian IP
Mode evaluasi dan informasi pembelian untuk inti Kekayaan Intelektual Altera® FPGA.
Mendesain dengan IP Altera® FPGA
Pelajari lebih lanjut tentang mendesain dengan IP Altera® FPGA, beragam pilihan inti siap pakai yang dioptimalkan untuk Altera® FPGA.
IP Base Suite
Lisensi Inti IP Altera® FPGA gratis dengan lisensi aktif untuk Perangkat Lunak Quartus® Prime Edisi Standard atau Pro.
Contoh Desain
Unduh contoh desain dan desain referensi untuk perangkat Altera® FPGA.
Hubungi Staf Penjualan
Hubungi bagian penjualan untuk kebutuhan desain dan akselerasi produk Altera® FPGA Anda.