Buffer LVDS harus disisipkan di antara fungsi mega Altera_PLL dan ALTLVDS_RX atau ALTLVDS_TX saat digunakan dalam mode PLL eksternal untuk perangkat Cyclone® V, Arria® V, dan Stratix® V saat salah satu opsi berikut diaktifkan:
- Aktifkan konfigurasi ulang PLL yang dinamis
- Mengaktifkan akses ke port pergeseran fase dinamis
- Aktifkan parameter clock output fisik
Unduh dokumen Cara Penggunaan ini untuk mempelajari cara menambahkan buffer LVDS antara PLL eksternal dan IP ALTLVDS.
Dokumen How-To mereferensikan contoh desain yang dapat Anda unduh dalam VHDL atau Verilog untuk masing-masing perangkat Cyclone® V, Arria® V, dan Stratix® V: