ID Artikel: 000074146 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 27/08/2015

Bagaimana cara menyisipkan buffer LVDS antara megafungsi Altera_PLL dan ALTLVDS_RX atau ALTLVDS_TX dalam mode PLL eksternal untuk perangkat Cyclone® V, Arria® V, dan Stratix® V?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Buffer LVDS harus disisipkan di antara fungsi mega Altera_PLL dan ALTLVDS_RX atau ALTLVDS_TX saat digunakan dalam mode PLL eksternal untuk perangkat Cyclone® V, Arria® V, dan Stratix® V saat salah satu opsi berikut diaktifkan:

    • Aktifkan konfigurasi ulang PLL yang dinamis
    • Mengaktifkan akses ke port pergeseran fase dinamis
    • Aktifkan parameter clock output fisik

    Resolusi

    Unduh dokumen Cara Penggunaan ini untuk mempelajari cara menambahkan buffer LVDS antara PLL eksternal dan IP ALTLVDS.

    Dokumen How-To mereferensikan contoh desain yang dapat Anda unduh dalam VHDL atau Verilog untuk masing-masing perangkat Cyclone® V, Arria® V, dan Stratix® V:

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Stratix® V GX FPGA
    Cyclone® V E FPGA
    Cyclone® V SX SoC FPGA
    Arria® V GZ FPGA
    Cyclone® V SE SoC FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V GT FPGA
    Arria® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA
    Stratix® V E FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.